匈牙利布达佩斯——2026年9月23日，aiMotive今日宣布与Cadence联合完成一项技术演示，展示了在aiMotive的aiWare5车规级NPU IP（神经处理单元知识产权）与Cadence Tensilica NeuroEdge 130 AI协处理器之间实现显式的、逐层的神经网络工作负载分配。该演示在预硅仿真环境中进行，展示了SoC架构师如何在独立开发的AI引擎和工具链之间定义并调整处理边界。
为工程师提供更强的AI工作负载分配控制力
现代汽车SoC（系统级芯片）通常集成多种计算引擎，包括NPU、DSP（数字信号处理器）和CPU（中央处理器）。然而，将神经网络分配到这些引擎上往往需要手动划分计算图并编写自定义调度程序来协调它们，这会使架构调整变得复杂且耗时。在此次演示中，每个神经网络层都可以被标注为在两个引擎中的任意一个上执行。这种标注方式是显式且手动的，这是出于开发流程的考量——网络划分决策需要被记录并可重复。这使得探索NPU与AI协处理器协同工作的配置方案变得更加容易，而不受固定工具链边界的限制。
aiWare5：开放且可组合的车规级NPU
此次演示展示了aiMotive车规级NPU IP产品aiWare5的灵活架构。aiWare5作为脱离具体应用场景开发的安全元件，是首款获得ISO 26262 ASIL B认证（汽车安全完整性等级B级功能安全认证）的NPU IP，可直接集成至汽车SoC、AI加速器及芯粒中。其与独立开发的处理器IP协同运行的能力，支持构建多样化的异构汽车AI子系统。
aiMotive半导体工程高级副总裁马顿·费赫尔（Márton Fehér）表示："aiWare5是作为车规原生NPU IP设计的，能够端到端执行AI工作负载，同时保持工作负载无关性、安全就绪性，并对集成到异构SoC架构保持开放。此次演示凸显了生态系统开放性的重要性，让架构师能够灵活探索独立开发的计算引擎之间不同的工作负载划分策略，并在网络演进时重新审视这种划分方式。"
Tensilica NeuroEdge AI协处理器：设计上与NPU无关
Cadence Tensilica NeuroEdge AI协处理器具有高度通用性，设计用于配合任何NPU构建稳健的AI子系统。在此次演示中，该协处理器与aiMotive的aiWare5 NPU协同运行，展示了在多种AI处理架构之间优化性能、效率和灵活性的能力。
Cadence Tensilica DSP产品管理与市场营销团队总监阿莫尔·博尔卡（Amol Borkar）表示："Tensilica NeuroEdge AI协处理器设计用于配合多种NPU，使SoC架构师在异构计算引擎间分配AI工作负载时拥有更大的灵活性。此次与aiMotive的演示展示了设计人员如何利用显式的逐层工作负载分配方式，随着AI网络的演进来评估和调整其架构。"
关于此次演示
此次演示旨在证明AI网络能够成功跨越各自工具链边界，在普通条件下于两个引擎上顺利运行。演示中多次迭代运行了ResNet50和DETR网络，每次迭代的层分配均为随机选取——从整个网络在单一引擎上运行，到两个引擎间逐层交替运行均有涉及。两个引擎未经过相互匹配调优，而是各自以默认配置运行。ResNet50使用训练好的权重运行，其准确率在所有迭代中保持相当水平。DETR则使用随机权重运行，以验证现代Transformer架构计算图的执行能力。此项工作的范围限定为功能验证，未测量性能、延迟或功耗数据。
可用性
aiWare5和Tensilica NeuroEdge AI协处理器分别可从aiMotive和Cadence独立授权获取。此次工作仅代表一项技术演示，并不构成联合产品、参考设计或推荐配置方案。
Q&A
Q1：aiWare5是什么？
A：aiWare5是aiMotive开发的车规级NPU IP，是首款获得ISO 26262 ASIL B认证的NPU IP，可用于集成到汽车SoC、AI加速器和芯粒中，支持端到端执行AI工作负载。
Q2：这次演示的核心内容是什么？
A：演示展示了aiMotive的aiWare5 NPU与Cadence Tensilica NeuroEdge 130 AI协处理器之间实现显式的逐层神经网络工作负载分配，让架构师可以灵活调整两个独立引擎之间的处理边界。
Q3：这次演示测量了性能或功耗数据吗？
A：没有。此次工作仅为功能验证，未测量性能、延迟或功耗方面的具体数据，目的是验证AI网络能否成功跨工具链边界在两个引擎上运行。
