要点概览：
EDA工具正在通过跨领域协同优化和加速设计探索，助力3D-IC和多芯片系统的设计。
客户面临多项痛点，包括厂商互操作性、动态布局规划、IR分析和STA分析。
智能体AI为现有工具增添了一层新能力，同时也成为新兴创业公司解决方案的基础。
随着市场对AI算力和性能的需求不断增长，芯片设计正越来越多地采用3D堆叠、chiplet以及单一封装内的异构集成方案。
在一个良性循环中，EDA工具厂商正在利用先进芯片，在单一工具内模拟多物理场挑战，而不再依赖多个独立求解器分别运行。智能体AI为设计流程增添了新的分析层，使设计探索更快，并能自动化多项任务。不过，由于芯片技术快速演进，目前仍存在一些障碍。
其中一个挑战在于，HPC/AI芯片设计必须综合考虑计算、存储、互连、功耗和散热等多重约束。微软AI芯片工程副总裁Artour Levin表示："如今几乎每一款AI加速器都存在一个工艺阈值，超过这个阈值，最棘手的问题就不再局限于芯片内部，而是出现在系统边界上。单独的芯片对AI而言意义有限，因为很少有任务能只在单一芯片上运行。你确实需要从系统层面来看待问题。如果回顾EDA工具三四十年前诞生的历史，就会发现它们天生是为设计芯片而生，而不是为设计系统而生的。"
芯片到系统这一门槛，正是客户面临挑战的地方。Vinci公司CEO兼联合创始人Hardik Kabaria说："设计工具链是围绕清晰的抽象边界——单元、模块、芯片——发展起来的，物理特性验证则作为一种阶段性的、按领域逐一进行的末端检查。这种运作模式在最棘手的问题局限于这些边界之内时是有效的。但当热、应力和电气行为跨越整个物理堆叠时，这套模式就失效了，因为物理层面的洞察往往在需要它的决策已经做出之后才出现。硬件团队并不需要在设计定型之后才拿到物理分析结果，他们需要的是在设计仍在变化时就能获得物理分析。"
这需要全新的方法，而不仅仅是把旧工作流程加速。Kabaria说："这需要的是确定性的、求解器级精度的物理分析，能够在芯片、封装、板级和系统层面持续可用——把物理特性当作基础设施，而不是后期检查点。在硬件领域，'看起来合理'是不够的。输出结果必须是可测量、确定性的，并且精度要足以支撑真正的设计决策，这正是为什么求解器级的结果和运行间的可重复性与速度同等重要。"
核心问题在于：是应该增强那些经过多年打磨和验证的现有EDA工具，还是应该重新打造全新工具，因为AI/HPC芯片设计与过去单芯片时代的设计已大不相同。
Synopsys研发执行总监Henry Sheng表示："几十年积累的行业知识确实有其道理，很多长期坚持的理念在单一领域内是行之有效的，但一旦跨领域，可能就不适用了。这一点必须体现在工具本身之中。如何做到不'贪多嚼不烂'？如果试图重新发明一切，那就什么也做不成。你需要重新思考如何把各部分组合在一起以保持一致性，这样才不会出现不同领域对同一件事用不同的数据表示方式和术语。然后，如何把这些整合成一个连贯统一的工具？"
异构集成尤其加大了布局规划方面的压力。Keysight EDA总经理Nilesh Kamdar表示："这变得更加困难，这也是人们正在讨论的话题之一。我们能不能提前做好布局规划？我们能不能确保大家都认同，这里的损耗预算是多少，这里的信号路径预算是多少，以及我们要如何为这个复杂的3D环境供电？这样的讨论需要提前进行，否则后期就很难有协商的空间。"Kamdar还补充说，虽然目前的大笔投入都指向AI芯片使用3D设计，但这项技术其实可以应用于任何领域。
也许在未来，3D和异构设计会变成开箱即用的标准方案，但现实还没有到那一步。Arteris执行副总裁、首席产品与营销官Michal Siwinski表示："由于制造和封装技术仍在快速演进，市场上依然存在多种不同的解决方案。你可以这样做，也可以那样做，还没有形成一种放之四海而皆准的方案。正因为如此，大家都想寻求一些差异化。但这项技术是不是已经完成了80%？或者90%，达到任何真正想用的人都能用的程度？我认为是的。"
客户面临的具体挑战
正在为AI/HPC芯片设计3D-IC和多芯片组件的客户，虽然在使用现有EDA工具，但仍希望在某些方面得到改进。
其中一个挑战是不同厂商与创业公司之间的互操作性问题。英特尔半导体研发部门先进封装技术与制造副总裁Lalitha Immaneni表示："如果想在行业内推出有竞争力的产品，EDA工具就必须具备很强的互操作性。我上周刚好看了一个设计。凭经验一看，我就说，'这几层的密度不够，铜密度对防止翘曲至关重要。'我当时很担心这可能是个技术故障。我联系了机械分析方面的同事，说，'你看看这个，我觉得这是行业格式的问题之一，但没关系，我们需要让设计团队知道，他们可能需要协同优化设计，以免以后出问题。'分析和反馈花了10天时间。大家看了设计，发现它并不完整，缺少一些属性，可能也没有完全布线。然后我请来了一位设计工程师，他们借助AI完成了工作，写了一些脚本，完成了布线，但提取环节在某个知名的行业分析工具中却没能顺利进行。我拿到的结果就是三张图，一张是黄色的，一张是红色的，还有一种不知道是什么颜色。如果我是客户，作为设计人员，看着这些图，根本不知道该怎么修改设计，完全没有意义。然后我就得把10个博士叫到一个会议室里[来解决这个问题]。"
互操作性强的工具能让客户更容易整合分析结果。Immaneni指出："每个客户都应该能够从各个厂商那里挑选出最好的产品，无论是机械分析、设计使能、连通性检查，还是其他任何环节。而所有这些EDA工具都应该统一采用一种与CAD无关的中立格式，这样提取环节就不会变得如此复杂。"
目前，HPC客户只能尽力而为。博通杰出工程师AJ Tufano表示："过去五六年里，我们一直在'痛苦中求生'。我们勉强撑过来了，也在生存，也在生产芯片，但我们完全可以做得更好。"
在定制加速器领域，每六个月——某些情况下甚至每三个月——就会出现根本性的架构变化。Tufano观察到："我们面临的挑战是，如何跟上软件的发展节奏，同时应对不断增加的复杂性，而3.5D正是其中很大一部分原因。"
尽管挑战重重，也不乏亮点。Tufano表示："我要在这里为打造这些工具的人们点个赞，因为对于我们所处理的设计规模而言，能让整个流程在所需的细节层级上完整运行起来，这确实令我印象深刻。这非常了不起。如果看看在任何给定时刻完成一款芯片所需的[量级]数量，那简直就像让整个实验室都陷入'限电'状态。那里的计算资源相当有限，所以我们只能在两者之间做取舍：一种是能捕捉明显问题的早期分析流程，这很重要；另一种是全面的IR签核，但它往往来得太晚。中间还存在一个缺口，其中的一些问题本来是可以被解决的。"
其他人也提到了类似的挑战。高通工程高级总监Venu Sanaka表示："我们目前只是在'生存'。热分析和IR分析在多物理场方面比其他分析阶段要先进得多。目前的挑战更多在于探索环节。探索工作相当依赖人工。我可以这样说，凸点位置、TSV（硅通孔）和散热该放在哪里？这些权衡的速度，在正常的设计周期内是跟不上我们分析节奏的。假设周期是一年左右，对于这种分区分析，我们需要提前三到六个月就开始，但那时设计还没有准备好进行所有详细分析，所以需要一种早期的权衡机制。"
芯片间的PPA（性能、功耗、面积）优化同样棘手。Sanaka表示："我们曾想把一个模块从一颗芯片移到另一颗采用不同工艺的芯片上。这样做对功耗和布局的影响目前完全依靠人工分析。我们没有任何快速的分析方法，所以只能先做2D布局规划，再把它们整合在一起进行分析。"
多芯片进一步加大了这一挑战。Sanaka表示："当我说'一颗芯片'时，是指在物理索引目录里与一颗芯片相关的内容。现在有多颗采用不同工艺的芯片要整合在一起，数据管理本身的难度也有所增加，我们的团队内有很多合作伙伴需要交换数据。如何交换这些数据？这些都是最近才出现的新阶段。"
尽管目前存在痛点，但工具改进的空间依然巨大。Sheng观察道："很明显，现状并非最优。但这些芯片已经非常成功，所以目前来说还算可以接受。要真正理解这场转型，我们正在从完全人工走向自动化，从众多单一领域的问题走向跨领域问题。在很多情况下，人工设计依赖的是经验积累。"
Sheng指出，EDA工具无疑已经取得了渐进式的改进，"但真正的转型准备，需要贯穿始终的每一个环节。"
作为现有工具附加层的智能体AI
EDA厂商有两条路径来满足HPC客户的需求——增强现有工具，或者从头开始打造新工具。智能体AI让这两条路径都变得可行。
Cadence产品管理集团总监Vinay Patwardhan表示："三四年前，当我们看到这项技术开始崭露头角时，我们内部就讨论过这个问题。当我们与客户交流时，得到的一个反馈是，'我们有一百名2D设计师，却没有任何3D设计师，所以无论你们开发什么，都必须确保这一百人能够适应你们的现有技术。'"
另一个问题涉及芯片的量产环节。Patwardhan解释说："我们说，'这是一项新技术，我们刚刚写出来。'客户就会回应，'你们能不能基于一些已经被信任的东西来构建，这样我们就不用再走一遍这种反复验证的流程了？'所以我们做出了一个明智的决定：既然我们已经有了行业标准工具，而晶圆厂也经过了广泛的认证流程认证，那就应该在此基础上进行构建，让它具备三维感知能力，运用一些优化手段来实现完整的3D或堆叠设计，然后再观察行业的发展方向。当出现拐点时，我们要么重新开发整个流程，要么采用一些新技术。这就是我们现在所处的阶段——智能体流程已经走到了前沿。设计探索能力已经得到极大提升，而且由于变量众多，未来还会继续大幅提升。"
其他人也认同智能体提供了所需的额外能力层。Arteris产品管理与营销总监Insaf Meliane指出："AI正被越来越多地用于探索各种配置方案，并比传统流程更快地找出最优权衡方案，从而加速设计空间的探索，尤其是在复杂度显著增加的2.5D和3D-IC领域。但AI生成的设计决策必须是可解释、可追溯的，并且在签核之前要经过确定性EDA引擎和成熟验证方法的验证。"
最新的工具已经能够帮助完成3D-IC部分前期布局规划分析，而带有自然语言提示的智能体层可以按需开启或关闭，以节省Token使用量。
Keysight的Kamdar表示："在一个非常抽象的层面上，我们可以看到不同颜色的方块，只需点击几下，就能改变材料或属性。你可以选择使用非常深的通孔层，看看它对电气性能的影响；也可以选择非常薄的通孔层。这就是一种'如果这样会怎样'的选择方式，这并不是一个深度优化问题，而是一个架构层面的问题。这些设计的架构存在一定的边界条件，你不能天马行空。总体而言，人们受限于所使用的材料，尺寸约束是固定的，层数深度约束也是固定的。对于chiplet芯片本身，你大致清楚是要采用2纳米工艺，还是继续使用6纳米工艺，但在这方面可能还有一点协商的空间。"
电气性能已经可以在3D工具中进行分析，而IR压降、电源完整性、散热等多物理场分析也将很快加入其中。Kamdar指出："在布局规划层面，架构师不仅能看到电气性能，还能看到如果更换封装材料会发生什么？对功耗有什么影响？对散热有什么影响？所有这些在布局规划阶段都应该能供架构师查看。"
智能体AI在训练后阶段的持续学习能力，也为EDA工具演进以应对所需的复杂性带来了希望。
为实现智能体自主研究，工程师们设定了研究目标并建立了基准测试套件。西门子EDA研发副总裁Jeff Dyck表示："你可以'放开'你的智能体，对它说，'我希望你在这方面变得更强。'这种自我学习的思路效果极好，智能体在这方面表现得非常出色。然后你再说，'你们得自己训练出更适合这个任务的模型。'自动微调、自动蒸馏之类的技术，在这种自动学习的领域里是很有前景的机会。"
作为创业公司解决方案基础的智能体AI
许多创业公司都希望凭借独特的AI和/或智能体应用来颠覆传统EDA工具。
ChipAgents首席产品官Solaiman Rahim表示："我们打造的平台对任何场景都是完全可扩展的——芯片级、3D-IC级，还有先进封装级。你可以利用我们的工作流去解决从芯片到系统到模拟电路的任何问题。然后你需要对工作流进行调优，让它更先进，这样你的出结果时间和成本才能持续改善，也就是说，本来需要几个月才能完成的先进封装工作，现在一天就能搞定，但这需要更多的调优。"
对智能体平台进行微调需要与客户展开深入合作。Rahim表示："要做到这一点，客户需要理解他们自己的知识体系、经验诀窍，以及他们做事的方式。第二点是，你需要同时具备设计专业知识和领域专业知识。基于此，你才能构建出一些高级智能来解决这些问题。调优就是构建这种高级智能的过程，而这种高级智能就是一个'大脑'。你实际上是在调优一个大脑。我们说的不是大语言模型，我们说的是嵌在工作流中的一个大脑，它会收集大量数据、知识体系，以及我们研发团队的智慧，来解决客户的问题并生成一种算法，但这种算法要比传统算法复杂得多，它能够处理所有这些数据，并配合大语言模型来达成你所需要的结果。这就是我们所说的调优。"
创业公司Architect Labs将专属的、专用的智能体嵌入到端到端全栈协同设计系统中。Architect Labs销售负责人Dan Ganousis表示："我们把你从一个RTL工程师提升为一个真正的架构师。我们会阅读规范文档，问，'你想构建什么？'他们说，'我们用的是UCIe接口。'我们就能调用相关内容。'我们用的是Arm核心。'我们也能调用相关内容并整合进来，这样工程师就不再需要为设计而编写Verilog代码，而是在规范层面、架构层面来描述自己想实现的目标，然后我们的系统会接手这些内容，运行在现有的整个流程之上，并输送给逻辑综合环节。我们还有定制化的形式化验证方法，让我们能够在构建的同时进行形式化验证。"
另一家公司开发了一种双向AI虚拟平台，可以从规范到RTL，也可以从RTL到规范，从而实现硬件/软件协同设计。Rise公司CEO Badru Agarwala表示："借助我们的技术，你输入一个规范或模型，系统不会直接生成RTL，而是生成一个运行速度快30倍的高层次模型。它是松散时序的，不是RTL，然后通过我们的高层次综合工具，你可以把它降级为RTL。另一方面，我们还有其他技术可以从RTL反推出规范，这是相反方向的问题。设计人员可以立即开始验证工作，因为这些模型是与时序相关的，它们包含了所有信息，而高层次模型的一个优势就是可以进行探索。如果你想改变内存带宽，或者想改变性能、吞吐量、时序、采用7纳米工艺、去掉某些功能，只要你拥有了高层次模型，所有这些优势都能实现。"
同时，一家韩国创业公司专注于无代码、以图表为核心的方法，来解决早期RTL设计阶段的功耗和时钟问题。ITDA战略规划团队负责人Jihwan Lee表示："我们在RTL设计层面构建DFT（可测性设计）逻辑，这样就能把DFT设计提前到非常早期的阶段。我们的工具基于图形用户界面（GUI），工程师只需要拖拽组件，就能得到综合所需的全部输出——RTL代码、部分SDC和UPF文件（用于插入和功耗综合），以及DFT工具的输入文件。"
还有一些公司提供极高速度的多物理场仿真工具。Suitera联合创始人Yehea Ismail表示："在我看来，这个行业正处于一场危机之中，唯一的解决方案就是极其深入的创新，既能带来很高的精度，又能大幅提升速度。"他没有透露如何实现这种高速度，只表示这花了七年时间。
向基于物理特性、AI驱动的工具转型，已经有了数据支撑。Vinci的Kabaria表示："一个包含200个案例的设计扫描，过去在传统热分析流程中大约需要16个小时，现在大约一个小时就能完成，而设置时间不到一分钟。但更值得关注的数字是，之后会发生什么。物理分析在超过100亿自由度的运行时推理中实现了近乎线性的扩展，因为一个真正的系统并不是由单一组件构成的。"
结语
归根结底，3D-IC的成功不仅取决于封装和工艺方面的突破，还取决于EDA工具能否跟上设计需求快速变化的步伐。AI工具、机器学习和智能体系统确实有其价值，业界也普遍认同，在概率性的AI方程式中，确定性的物理分析是不可或缺的。
从商业角度来看，芯片产业由EDA、设计和制造三部分构成。Sheng表示："技术层面的问题在于，这三者之间仍存在密切的相互作用，所以我们能看到大量的协作。如果只是想在[3D/异构集成的EDA工具方面]实现渐进式改变，这三者中的每一个都可以独立向前推进，但这种独立推进只能维持一段时间。如果真正想实现非渐进式的变革，那就必须让这三个系统协同一致地推进。换句话说，仅靠EDA本身无法优化你能构想出的设计方案。问题不在于你不知道自己想要什么，而在于，你能否将设计编码化，让它变得可编程，从而实现你想要的目标，并以更严谨的方式定义边界条件？"
就目前而言，物理规律本身并没有改变。Arteris的Siwinski表示："光还是光，掩模版还是掩模版。除非我们找到某种新方法——也许未来某个时候会出现某种新材料，让我们能制造出更大的晶圆——否则chiplet是既定事实，3D封装也是既定事实，一切都将朝着垂直方向发展。所有设计都需要首先考虑chiplet、首先考虑多芯片、首先考虑物理特性，包括封装方面的考量。"
3D是一个令人兴奋的领域。Siwinski观察道："有趣的地方在于，逻辑芯片会不会走上存储芯片正在走的那条路？我们真的会开始制造3D逻辑立方体，重新思考封装该如何演进，去实现比目前存储领域更深层次的变革吗？让我们等着看吧。"
Q&A
Q1：什么是3D-IC？为什么它对AI芯片这么重要？
A：3D-IC是指采用3D堆叠、chiplet和异构集成技术，在单一封装内整合多颗芯片的设计方案。随着AI对算力和性能的需求不断增长，这种方案能够更好地满足计算、存储、互连、功耗和散热等多重约束，因此成为AI/HPC芯片设计的重要方向。
Q2：设计3D-IC和多芯片系统时，客户主要遇到哪些困难？
A：客户面临的挑战主要包括：不同EDA厂商工具之间的互操作性问题、动态布局规划难以提前完成、芯片间PPA优化依赖人工分析、多芯片间的数据管理和交换复杂，以及IR分析、热分析等多物理场分析的签核环节来得太晚，中间存在分析缺口。
Q3：智能体AI在EDA工具中能起到什么作用？
A：智能体AI为现有EDA工具增添了一层新的分析能力，能加快设计空间探索速度，自动化多项任务，比如芯片布局规划中的"假设分析"。同时，智能体AI也成为许多创业公司打造新一代EDA解决方案的技术基础，用于芯片到系统的协同设计、高层次模型转换以及可测性设计等领域。
