关键要点：
DFT（可测试性设计）在检测存储单元、TSV、微凸块和高速接口缺陷方面变得日益关键，而电源完整性和热效应则带来了更多测试挑战。
边缘或老化互连问题需要通过BiST、嵌入式监测器、边界扫描、高速测试、冗余/修复以及系统内监测等多种手段的组合来捕获，这构成了一个复杂的测试层级体系。
HBM是可靠性方面的瓶颈，需要对单个键合点和TSV有更高的可见性，并需要更复杂的信号完整性/电源完整性以及修复机制，以应对复杂2.5D/3D AI系统中的潜在失效。
数据中心现场故障的高昂成本正推动可测试性设计发生重大变革，使芯片制造商能够识别即将发生的故障，并找出互连和裸片间的薄弱环节。这对于高带宽存储器（HBM）尤为重要，因为HBM正成为验证3D制造和测试策略的前沿架构。
HBM因其为AI、高分辨率图形处理以及其他需要海量数据处理和高速数据传输的应用带来的巨大优势而闻名。其紧密耦合、垂直堆叠的DRAM构成了超宽通信通道（1024位、2048位），性能超越所有其他类型的存储器。但由于其结构复杂，HBM的测试面临巨大挑战，而且每一代产品都会让这一挑战变得更加严峻。
"现在我们正在为HBM 5技术做准备，其堆叠高度将增加到24层，这意味着往返传输的数据量会更多。在没有增加占位面积的情况下，会有大量的0和1挤在非常接近的空间内，"新思科技产品管理总监Faisal Goriawalla表示。"因此，随着这些信号之间的间距被压缩，会出现诸如'受害者-侵扰者'情况这样的电气干扰挑战，即一条网络的翻转可能导致其附近的其他网络也随之翻转，而这本不应该发生。这些紧密的间距使得多裸片技术中DFT方面的测试（例如故障诊断）变得更加复杂。"
这一点在微凸块和键合互连上表现得尤为明显，因为这些部位通常无法直接访问。"由于这些互连被封装在多裸片封装体内，外部测试的可及性天然受限，"proteanTecs公司解决方案工程副总裁Noam Brousard表示。"我们的应对方式是在SoC-HBM接口处嵌入片上代理，逐通道测量每个信号通路，捕获每通道的参数化测量数据：眼图宽度、眼图高度、抖动和通路偏斜，从而为每一条通路提供实时、高精度的故障裕量可见性。"
这类预防性技术对运行大语言模型的数据中心越来越具有吸引力，因为在这些场景中，中断会导致重大损失。
在HBM3中，12层或更多DRAM芯粒堆叠在硅中介层之上，通过间距极小的硅通孔（TSV）和微凸块连接。测试TSV、微凸块和裸片间接口所花费的精力，几乎与测试存储单元本身相当。正因如此，DFT架构对于包括SK海力士、三星和美光在内的HBM模块制造商而言变得至关重要。
这一挑战的严峻程度不容小觑。"由于测试程序开发的复杂性，HBM测试可能成为一个主要瓶颈，"Siemens EDA公司3DIC DFT与良率技术推广经理Quoc Phan表示。"创建用于检测TSV、微凸块和裸片间接口缺陷所需的专用故障模型和测试算法，是一个需要深厚专业知识的复杂过程。将这些先进测试与主处理器的DFT架构无缝集成，并确保二者之间的可靠通信，会给测试程序开发和后续调试阶段都增添大量复杂性。"
随着即将向先进HBM4工艺过渡到混合键合技术，更多的关注点将放在确保每个互连键合点的质量上。"随着我们堆叠这些器件，共面性、翘曲、键合工艺，以及我们为制造这些单个键合点（无论是从C4凸块到铜对铜凸块，还是裸片对裸片连接）所做的一切——每一个键合点都至关重要，"Modus Test公司首席技术官Jack Lewis表示。"我们能够获得的关于这些单个键合点及键合工艺性能的精确信息量，将帮助我们的客户快速实现量产爬坡并达到良率目标。"
DFT的使命是提供一种在制造后测试芯片的一致方法。但对于HBM堆叠而言，它还需要检测存储单元及外围电路、TSV、微凸块、裸片间接口、基础裸片电路、封装级互连以及通往加速器的高速I/O接口（例如UCIe）中的缺陷。
尽管每家芯片制造商的策略都是专有的，但公司之间的关系正在发生变化。"DFT是由每家器件制造商开发的专有IP，因此很难评论具体的实现方式，"爱德万测试存储器产品营销高级总监Jin Yokoyama表示。"不过，展望未来，SoC终端用户与存储器供应商之间的责任边界可能会变得越来越模糊和复杂，尤其是在如何定义和划分DFT方面。"
这种转变的一部分，是针对特定应用采用定制HBM。
为定制HBM重新配置
从HBM3向HBM4的过渡包括这样一种选项：用定制逻辑基础裸片取代以往几代产品中由DRAM制造商构建的控制器裸片。定制HBM之所以具有吸引力，是因为它允许AI加速器或GPU设计者针对自身的特定工作负载优化存储器堆叠。这对于AI训练和推理尤为重要，因为这些场景的性能瓶颈往往在于带宽而非算力。缺点在于，更长的开发和验证周期可能会将定制HBM的应用限制在产量最大的应用领域。
图1：HBM DRAM堆叠。来源：新思科技
值得注意的是，定制HBM的改动改变了测试格局。"定制HBM为SoC设计者提供了极大的灵活性，可以按照自己的意愿配置逻辑基础裸片，"Goriawalla表示。"因此，如果你处于对延迟和吞吐量至关重要的数据中心AI训练环境中，你可以针对这些目标配置HBM控制器。但如果你处于更关注面积和功耗的AI推理类应用中，那么你可以采用不同的方式配置HBM控制器和逻辑电路。这意味着我们必须根据具体使用场景来周全考虑DFT。"
定制HBM中增加的逻辑电路意味着有更多机会在基础裸片上使用片上监测器，以帮助检测时序裕量问题。"我们将SoC和HBM视为一个系统的组成部分。通过在基础裸片接口中放置监测器，我们可以捕获时序裕量退化、电压骤降、信号完整性偏移，以及HBM堆叠与SoC之间的其他动态交互，"proteanTecs的Brousard表示。"这种可见性尤为重要，因为流量突发、功率瞬变以及热效应或工艺偏差都可能以外部测试难以单独察觉的方式影响HBM系统。其价值在于将HBM基础裸片上的众多监测器组合起来，生成一个丰富的数据集，不仅能识别裕量问题，还能帮助推断其根本原因，从而加以妥善缓解。"
HBM面临探针可及性的极限
如今HBM中DRAM之间的互连凸块间距已变得极其紧密（小于40微米，微凸块为20至25微米），以至于几乎无法直接对微凸块进行探针测试。即使能够进行探针接触，损坏的风险也太高。因此在许多情况下，会使用更大的牺牲焊盘来进行探针测试，但从长远来看，工程师们似乎将越来越依赖内建自测试（BiST）选项、嵌入式监测器和传感器，以及冗余和修复机制，以确保在制造和现场使用中获得更高的互连良率。
"任何在组装和多裸片封装之后出现的信号完整性问题，由于探针测试并不容易，都变得更难以诊断和调试，"Goriawalla表示。"除了HBM协议本身内置的通路修复能力之外，新思科技还提供SLM ext-RAM IP，可提供内置冗余分析和封装后修复功能，用以测试HBM中成千上万的互连。在任何服务停机模式下，用户都可以通过SLM ext-RAM运行JEDEC推荐的算法来执行诊断和修复。这也带来了一种主动应对方式。例如，你可能会发现某些故障是由于老化或裕量不足等现象在现场发生的。你不希望你的大语言模型（其运行可能需要数天或数周）因为这种裕量不足而失败。因此你可以主动将一条有裕量问题的通路更换为良好的通路，实现现场、系统内的处理。"
系统内测试和现场诊断对超大规模数据中心客户极具吸引力，这些客户一直在追求系统尽可能高的正常运行时间。"在任务模式测试中，你要确定该IC是否按预期执行其功能，"Goriawalla表示。"当它执行推理或训练任务时，你可以使用非接触式嵌入监测系统，观察这些裸片间接口的所有通路中，例如是否出现某些裕量问题，或者PHY的眼图是否变小。也许你有一条'带伤运行'的互连，与其让它一直用到失效，不如在下一次计划停机时，将这条有裕量问题的通路下线，替换为一条良好的通路。"
系统内测试使用嵌入式确定性测试（EDT）图案，以实现有针对性的现场测试，检测在器件生命周期任何阶段可能出现的潜在缺陷。在使用过程中，芯片制造商越来越需要考虑热应力、工作负载引发的退化、电压波动以及其他导致老化的因素。正因如此，曾经仅限于汽车和关键任务系统的系统内测试，如今已进入数据中心领域。
封装级接口可靠性
验证XPU-XPU和XPU-HBM接口的连接性和功能性，依赖于成熟的边界扫描测试、存储器BiST以及高速功能测试。"边界扫描，尤其是1149.1和1149.6标准，是在板级和封装级测试互连的主力手段。每个芯片，包括xPU和HBM，都在其I/O引脚周围集成了边界扫描寄存器。这种方法对于检测互连上的开路、短路和固定故障非常有价值，而无需完全运行核心逻辑，"Siemens EDA的Phan表示。"对于xPU-xPU链路中常见的高速差分交流耦合接口，1149.6标准专门设计用于测试其完整性，包括检测差分对之间的短路。"
Phan指出，对于HBM，可以在SoC裸片内实现专用的MBiST或定制MBiST。该MBiST生成特定的数据模式，将其驱动通过HBM接口，然后从HBM裸片回读，从而验证包括中介层走线、微凸块和HBM I/O逻辑在内的整个数据通路。HBM裸片通常具备回环测试模式，用户可以借此构建用于裸片间互连高速测试的BiST。当检测到故障通路时，HBM还通过标准1500接口支持通路修复能力。
"对于xPU之间的高速串行链路（如PCIe、CXL或专有互连），专用的SerDes（串行器/解串器）BiST很常见。这涉及激活回环测试模式（无论是内部还是通过封装/中介层走线在外部实现），以及伪随机二进制序列（PRBS）的生成和检查，"Phan表示。
在验证连接性时，高速功能测试至关重要。"这些测试涉及在xPU与HBM之间，或两个xPU之间，启动大规模数据传输，并细致地验证数据的完整性，"Phan表示。"这种方法测试了整个通信栈，涵盖协议和纠错机制，确保接口在真实数据负载下按预期运行。"
与此同时，Phan强调了I/O或通路修复能力日益增长的重要性。"这些功能避免了因局部缺陷而不得不报废整颗芯片或整个封装的需要，"他表示。"这种内置冗余对于在复杂AI加速器系统中保持信号完整性、减少制造浪费至关重要。"
在基于2.5D/3D芯粒的封装中，长期可靠性和硅生命周期管理同样是重要考量因素。"老化和应力引发的退化，需要硬件与系统软件之间更紧密的协调，并持续跟踪延迟偏移、工艺监测、温度、频率和眼图宽度等参数，以便在芯片整个生命周期中及时做出决策，"Cadence公司DFT工程总监Surbhi Bansal表示。
"因此，DFT正在超越传统结构测试而不断演进，"Bansal继续说道。"它现在纳入了跨裸片的可观测性，例如在校准期间从PHY获取的原位眼图宽度测量，以及通过基于ADC的ATEST路径进行数字读出的模拟监测，还有应力感知测试图案。此外，跨裸片的内置冗余和修复机制是JEDEC规范的一部分，并得到我们HBM PHY的支持。这些能力共同实现了对HBM堆叠整个生命周期更全面的可见性和韧性。"
2.5D/3D架构中的失效与TSV缺陷率
随着HBM堆叠从8层芯粒发展到12层、16层乃至更多，曾经只是小麻烦的问题正在演变为重大挑战。组装工艺的严苛要求会导致翘曲问题，进而可能引发裂纹或互连错位。"裂纹（包括潜在缺陷）、热分布和热点等问题已被证明十分重要，随着堆叠密度的提高，这些效应可能会更加显著，"爱德万测试的Yokoyama表示。在DFT方面，"可以考虑采用可编程MBiST等方法，通过更复杂的内部图案执行来提高覆盖率。"
TSV（硅通孔）是缺陷率的一个主要来源。随着HBM每一代产品的推进，TSV间距变得越来越密集，带来了更多潜在的失效可能。TSV在沉积铜之前，会先衬上一层薄的介质阻挡层，该层中的任何不连续都可能影响良率。随着TSV间距的缩小，堆叠中连接每层DRAM与其下方DRAM的微凸块间距也随之缩小。
HBM制造商通常采用"中通孔"集成工艺流程来形成TSV，即在前道工艺（晶体管）完成之后、后道金属化之前形成TSV。这种方法的优势在于，可以在晶圆减薄之前（此时晶圆仍然厚实、机械强度较高）就完成TSV的集成。在这个阶段形成TSV，还能避免让已完成的后道互连（BEOL）堆叠暴露于剧烈的通孔蚀刻、高温氧化物线沉积和铜退火等工艺步骤中。HBM内部的TSV直径通常为2至5微米，深度为30至60微米（即晶圆的厚度）。
当较大的TSV暴露在晶圆表面时，探针可以与其接触。然而，鉴于HBM中TSV的尺寸相对于探针针尖（约35微米）而言极小，只有TSV测试结构才能被接触到。通常情况下，成百上千个通孔会以菊花链的形式连接在一起，尤其是在背面晶圆减薄和TSV显露之后，这一过程中可能引入缺陷。任何偏离正常串联电阻值的情况，都可能表明存在潜在缺陷，例如开路、裂纹、金属填充不完整、接触错位等。但仅凭一个异常的菊花链测试结果，无法指出究竟是哪一个TSV出现了故障。
"在传统的菊花链方式中，许多键合点被串联在一起，因此实际上你得到的只是一个连通性检查，一个通过/不通过的测试。关于单个键合点的信息会丢失，因为它被淹没在整条链的噪声之中，"Modus Test的Lewis表示。"我们在测试载体设计中需要做的，不是仅仅将大量元件串联成链，而是建立开尔文连接，围绕每一个键合点进行精确测量——利用开尔文连接对每一个单独的键合点进行测量，精度可达微欧姆级别，方法是将测试结构分布在衬底的每一层、每一个裸片间互连上。这一切都关乎规划、电路的测试插入，然后进行测量并获取足够的数据使其具有价值。我们需要每个封装体获得成千上万次测量数据，才能利用这些信息来训练检测模型。"
TSV测试方式变化的一部分原因，在于随着TSV间距日益紧密，信号完整性（SI）和电源完整性（PI）问题也随之增多。"行业在TSV测试方面的转变是由多个因素驱动的，"Cadence的Bansal表示。"更高的速度导致信号完整性/电源完整性问题成为功能性的主导因素。这也带来了对高速、裕量感知验证的需求，包括绘制眼图的软件方法，以及系统级高速回环测试。"她指出，需要更全面的线性反馈移位寄存器（LFSR）多项式，以发送更详尽的种子值，用于测试通路内和跨通路的信号完整性/电源完整性及其他缺陷。
当发现缺陷时，HBM在很大程度上依赖冗余和修复机制来提高良率。存储器阵列测试通常会识别故障的行或列，找出备用资源，并执行修复程序。"存储器修复是HBM裸片本身的一项内置功能，因为每个裸片都包含专门定制的存储器BiST引擎，用于运行复杂的存储器测试算法，彻底测试存储单元，"Phan表示。"一旦（通过HBM自身的BiST或SoC的MBiST）识别出故障的存储位置，用户就可以通过IEEE-1500接口将故障地址和通道编程写入SOFT_REPAIR或HARD_REPAIR写数据寄存器（WDR）。编程完成后，可以启动存储器修复操作，使HBM能够重新配置自身以绕过故障单元，从而提高良率和可靠性。"
由于如此多的高速通道同时运行，对功率感知仿真的需求也日益增长。"电源完整性正成为一项日益严峻的挑战，"Bansal表示。"高速通道数量的增加导致对IR压降和同步开关噪声的敏感性增强，这推动了对更稳健设计和功率感知仿真技术的需求，例如通过错峰激活来降低初始涌入电流。"
另一项有帮助的技术是功率感知自动测试图案生成。"由于AI应用的高功耗需求，功率感知ATPG通常是必要的，"Siemens EDA的Phan表示。"它可以通过硬件插入和图案生成技术的结合，在关键的扫描移位和扫描捕获操作期间最大限度地降低功耗。"当与流式扫描网络（SSN）结合使用时，功率感知ATPG可以通过错峰移位时钟来平滑功率曲线，从而显著缩短测试时间并降低功耗。
测试过程中的高温也会导致故障。"AI工作负载持续利用HBM的全部带宽，因此HBM中的发热问题正变得越来越普遍，"Bansal表示。"例如，高翻转率会导致局部发热，进而导致时序偏移、IR压降和漏电流增加。在测试期间，高ATPG翻转率下的发热是一个问题。不过，这也可以帮助在测试过程中筛选出有问题的芯片。"
综合来看，这些失效模式都需要从制造到现场应用的全生命周期硅监测，以便尽可能通过软件修复来解决问题，仅在必要时才进行硬件更换。总体而言，业界存在延长数据中心系统使用寿命的趋势，而这可能只有在具备充分的现场测试和修复机制的情况下才能实现。
结论
随着HBM堆叠高度和复杂度的不断增加，测试方法和可测试性设计策略也在相应演进。业界正在推出堆叠高度达16层DRAM的HBM4器件，其中一些将配备定制逻辑基础裸片，以针对特定工作负载定制配置。DFT也将进行定制，以满足专门需求，并应对堆叠裸片的诸多失效模式，包括TSV薄膜不连续和接触未落位、热致失效、时序偏移、信号完整性/电源完整性故障、裸片裂纹等。
DFT还利用边界扫描测试、存储器BiST和高速功能测试来验证xPU-xPU和xPU-HBM接口的连接性和功能性。嵌入式监测器聚焦于时序裕量、温度变化和电压骤降等关键指标，从而支持大数据分析，并有可能将故障追溯到根本原因。在适当的测试结构中进行超高精度的开尔文测量，有助于确保单个键合点的质量，无论这些键合点是芯片对芯片的混合键合，还是热压键合的微凸块。
显然，未来要全面测试堆叠芯片中的先进互连，需要广泛的工具和DFT技术，而HBM正是这些方法的试验场。
Q&A
Q1：HBM测试为什么这么难？
A：因为HBM结构极其复杂，需要测试存储单元、TSV（硅通孔）、微凸块以及裸片间接口，而且间距极小，探针几乎无法直接接触，加上信号完整性和电源完整性问题日益突出，使测试程序开发和调试都变得非常复杂。
Q2：什么是定制HBM？它有什么优势？
A：定制HBM是指从HBM3向HBM4过渡中出现的一种方案，用定制逻辑基础裸片替代传统DRAM制造商的控制器裸片，让AI加速器或GPU设计者可以针对自身特定工作负载优化存储器配置，尤其适合对带宽要求高的AI训练和推理场景。
Q3：HBM如何应对制造缺陷，提高良率？
A：HBM主要依靠冗余和修复机制，通过内置的存储器BiST引擎检测故障存储位置，再通过IEEE-1500接口编程写入修复寄存器，让HBM自动绕过故障单元。同时结合嵌入式监测器和开尔文测量等技术，实现更精准的缺陷定位和修复。
