做过FPGA项目的嵌入式工程师，大多对改版这件事心有余悸。
很多时候，改版的起因可能只是硬件工程师为了走线方便，把几组LVDS差分对调整到了另一个IO Bank，原理图上改动的不过几根线，但传导到FPGA一侧，管脚分配（Pin Assignment）需要重写，新Bank的VCCO电压是否匹配LVDS电平需要重新核对，如果随路时钟没有落在时钟专用管脚上，时钟方案也要随之调整。
约束修改完成后，综合与布局布线往往要运行数小时，一旦时序报告中出现负的WNS，工程师就要在上百条违例路径中逐条排查，翻阅约束与设计方法学手册，到Answer Record和技术论坛里寻找类似案例，必要时再接入ILA在板上抓取信号。等到FPGA侧时序收敛，软件团队的设备树和驱动还需要同步修改一轮。
笔者早年从事嵌入式开发时，对这样的流程深有体会。这一过程中，耗费时间的往往不仅是设计本身，更多的是工具操作、资料检索和跨团队的反复对齐，而那些最能节省时间的经验，比如某一类时序违例应该优先排查哪里，HLS代码中哪条编译指令最为有效，大多并不写在工程手册里。
一个结论是，经验难以复制，直接抬高了FPGA的使用门槛。
FPGA在并行处理、实时性和能效上具备优势，但受限于人才储备和开发周期，不少嵌入式项目在方案选型阶段并没有对其进行充分评估，最终转向了团队更容易组建、周期更可控的CPU或GPU方案。
对于FPGA厂商而言，芯片性能再强，如果开发者用不起来，也很难转化为真正的设计导入（Design Win）。AMD同样面对这一问题，其嵌入式产品组合涵盖FPGA、自适应SoC、x86嵌入式处理器和边缘AI平台，其中最具差异化的FPGA与自适应SoC，恰恰也是开发门槛最高的部分。
也正是在这一背景下，AMD最近推出了面向嵌入式开发的智能体AI（Agentic AI）助手AMD Ross。AMD Ross覆盖从架构设计、优化、调试、PCB设计、原理图审查，到软件、AI以及实际系统部署的完整流程，将AMD嵌入式工具、经过验证的知识库和专家编写的工作流整合进统一的智能体体验中，以缩短典型的嵌入式开发周期。
Ross这一名称，来自FPGA的发明者、赛灵思联合创始人Ross Freeman。随着赛灵思并入AMD，这份技术积淀也成为AMD嵌入式业务的根基。当年Ross Freeman让硬件可以像软件一样被反复编程，如今AMD希望把这类硬件的设计语言，进一步推向自然语言。
01 接入工具与知识库，让自然语言成为“设计语言”
回顾硬件设计的演进，从布尔逻辑和门电路，到原理图输入，再到HDL和Verilog，近年又出现了MATLAB、Simulink等基于模型的设计方法以及高层次综合（HLS）；软件一侧同样经历了从汇编到C、C++，再到库、内核和框架的过程。在AMD看来，随着大模型的出现，无论硬件还是软件的设计意图，都开始可以用自然语言来表达。
硬件与软件的抽象层级不断上移，下一层是自然语言（图源：AMD）
但抽象层每上移一次，复杂度并不会随之消失，往往只是转移到了新的位置。以HLS为例，它让算法工程师能够用C++描述硬件逻辑，降低了入门门槛，但流水线如何排布、循环如何展开、编译指令（pragma）插在何处，又形成了新的经验门槛。
按照AMD的说法，一个算法从MATLAB原型出发，改写为符合HLS规范的C++，再经过pragma调优生成RTL，传统流程通常需要3至6周。
这意味着，即便设计语言换成了自然语言，这些经验依然需要有人提供。大模型不仅要读懂设计意图，还要理解具体器件、调用具体工具，并遵循经过验证的工程方法，而这正是通用大模型最欠缺的部分。
Ross的架构，正是围绕这一短板展开的。据介绍，Ross由四个组件构成。其一是基于开放标准的模型上下文协议（MCP，Model Context Protocol）服务器，通过它，AI智能体可以连接Vivado、Vitis等AMD工具，查询信息、执行命令，并直接在设计环境中工作，Power Design Manager、ChipScope等工具也将在第四季度陆续接入。
其二是AMD知识库。这是一个经AMD验证的向量数据库，收录了用户指南、产品指南、白皮书、应用笔记和Answer Record，可以通过云端访问，也可以部署在本地离线环境中，智能体给出的回答和建议均以这些文档为依据。
其三是智能体Skill（Agent Skills）。这些Skill是由AMD专家编写、开放发布的Markdown文件，把时序优化、Vitis HLS代码重构等常见任务的最佳实践整理成可重复执行的流程，引导大模型按照既定方法完成工作，而不是依靠模型自由发挥。从工程角度看，这相当于把资深工程师“带徒弟”的经验，写成了可以复用的文档。
其四是设计示例，即可以直接运行的参考设计，用于展示智能体Skill在实际嵌入式应用中的使用方式。
Ross的整体架构：客户端无关的交互层、覆盖八个开发环节的工作流，以及底层的MCP、知识库与智能体Skill
（图源：AMD）
这四个组件之上，Ross保持了客户端与模型的开放性。开发团队可以继续使用VS Code、Cursor、Claude Code或命令行等熟悉的环境，大模型选择上，既可以接入海外大模型，也可以是千问等国内常用模型，Ross都能与AMD嵌入式工具保持连接。
与通用AI编程工具相比，Ross的区别首先在于上下文。据AMD透露，通用工具需要依靠大模型在公开网络中检索资料，结果的针对性有限，Token消耗也更高，而Ross通过MCP服务器为智能体提供直接上下文，可以调用AMD全部产品文档，获得更有针对性的结果。随着后续更多AMD工具接入，这一差异还会进一步扩大。
02 从“查文档”到“用工具”，智能体逐级接手
工具和知识接通之后，下一个问题是，智能体应该获得多大的自主权。
AMD为此设计了逐级递进的智能体工作流。最基础的一层是知识指导，智能体通过MCP服务器检索AMD知识库，给出有依据的回答与建议；在此之上是智能体Skill，用于执行定义明确的工程任务，例如根据用户提供的文档生成规格说明书；再往上是设计与工具代理，可以在工具内部驱动工作流程，例如对RTL进行综合并推动时序收敛；最高一层则是多智能体工作流，用于协调整个设计流程。
Ross按自主度和工作流范围分为四个层级，从知识指导逐步走向多智能体协同（图源：AMD）
无论处于哪一层，控制权始终保留在开发者手中，Ross给出的修改均以建议形式呈现，所有操作都需要用户批准后才会执行。
目前，Ross已经开放50余项由AMD专家编写的Skill，覆盖Vivado版本控制、RTL代码检查、时序方法学、综合报告解读，NoC、ILA和VIO调试，以及HLS架构设计、数据流、行缓存、突发传输、协同仿真、MATLAB转C++等任务，其中超过一半与HLS相关，后续还将按月更新。
Ross与开发者实时交互，首批开放的AMD专家Skill覆盖版本控制、RTL检查、调试与HLS优化（图源：AMD）
由于Skill以开源方式发布，客户既可以在现有Skill基础上进行二次开发，也可以把企业内部积累的方法写成Skill，在团队内部共享，或者发布到社区。对于研发团队而言，这意味着可以统一维护一套Skill、工作流和模板，让不同工程师沿用同一套工程方法。
权限交给工程师之后，Ross在效率上的另一项设计优势是并行会话（Parallel Sessions），即同时启动多个智能体工作流并行运行，再将结果整合。
以Vivado为例，其MCP可以启动和管理多个Vivado实例，由于布线往往需要较长时间，工程师可以让一个会话继续执行布线，同时在另一个会话中处理其他任务。多个MCP之间也可以协同，比如一个负责检索AMD方法论文档，另一个负责检查工程、执行命令和读取报告，再由智能体工作流统一调度。
03 2天到2小时，给核心场景算一笔“工程账”
分层设计的价值，需要在具体任务中才能体现。
AMD演示的用例中，分别对应了设计、实现和算法优化环节。
创建微控制器用例中，开发者只需描述意图，在Spartan UltraScale+评估套件上创建一个MicroBlaze V微控制器，Ross便会解读设计意图，确认所连接的电路板，制定11步的实施计划，在执行中自行处理模块配置不匹配的问题并重试，最终完成微控制器预设、本地存储、时钟及整个子系统的配置。MicroBlaze V是AMD基于RISC-V指令集的软核处理器，这类工作技术难度不高，但步骤繁琐，往往是新手最容易出错的环节。
时序违例分析用例，是FPGA开发中较为依赖经验的环节。面对时序收敛困难的设计，Ross可调用Skill时序代理技能，启动可重复的布线后分析流程，逐条分析失败路径，把735条违例按成因归类，再逐类修复并重新验证，最终将失败路径从735条降至0条。
时序分析用例：调用时序Skill、分析失败路径、将735条违例分类后修复至0（图源：AMD）
算法优化用例，对应的是“传统需要3至6周”的HLS流程。该应用是一条图像传感器的去马赛克（Demosaic）流水线，最初在MATLAB中完成设计，性能目标为每秒3亿像素。AMD对比了专家手写的Vitis HLS代码与Ross Skill生成的代码，两者都达到了300 Mpixel/s的吞吐目标，但专家版本占用1801个LUT，Ross版本只占用1177个LUT，逻辑资源减少了35%，开发时间则从AMD资深专家手写所需的约2天，缩短到约2小时。需要说明的是，这一结果来自AMD截至2026年9月的内部测试，仅对比了Ross工作流实现和专家实现。
算法优化用例：同样达到300 Mpixel/s，Ross工作流生成的HLS实现由1801个LUT降至1177个（图源：AMD）
对于这一结果，不难找到技术上的解释。
去马赛克本质上是在图像上滑动窗口进行插值运算，硬件实现的关键在于行缓存的组织方式、窗口数据的复用，以及流水线的排布，而Ross的Skill清单中恰好包含行缓存（Line Buffer）和模板计算（Stencil）等针对性Skill。
当然，同样的方法也不局限于FPGA。据AMD介绍，同样的思路也可用于自适应SoC中Arm处理器和x86嵌入式处理器上的代码优化，未来还可延伸到x86嵌入式产品中的集成GPU，用于在AMD硬件上优化AI模型。
04 多智能体协同，化解开发中的“牵一发而动全身”
不过，这些用例解决的仍是单个环节的效率问题，对于改版而言，棘手的地方，还在于改动会跨越多个领域、多个团队传导。
一款嵌入式产品往往同时涉及PCB设计、板级布局、原理图审查、RTL设计、功耗分析、嵌入式软件和AI推理部署，各环节使用不同的工具，常常由不同团队完成。
以摄像头系统为例，客户为应对市场需求变化而更换摄像头接口，系统需求随之更新，FPGA接口逻辑需要修改，电路板设计和引脚分配也要调整；再往下，软件中的摄像头驱动时序需要变更，DSP与AI成像流水线需要重新调优，系统时序需要重新校验，整体设计还要再次验证。
一处摄像头接口变更，会沿系统、FPGA、板级、软件、DSP与AI、集成、验证一路传导（图源：AMD）
但往往，该链条主要依靠人工维系，任何一环遗漏，问题要等到硬件回板上电时才暴露。而Ross的思路是由智能体追踪每一处改动对下游的影响，进行标记，并在获得许可后执行更新，从而把整个过程变成可追踪、可标记、可验证的系统级流程。
实现这一点，依靠的是多智能体工作流。工作流从规格生成器开始，读取用户提供的技术文档，生成设计规格、验证规格和接口规格三份文件；Ross据此规划工作流，梳理任务之间的依赖关系和执行顺序；经过人工审查后，任务被分配给负责电路板与PCB、FPGA设计、AI算法和软件的多个智能体分别执行，再经过一轮人工审查，最后由集成智能体确认各环节的交接均已完成。
多智能体协同流程：规格生成、计划、分领域执行、集成核验，其间设置两道人工审查（图源：AMD）
05 断网部署、人工核验，为智能体划定“红线”
智能体能够介入的环节越多，接触到的设计数据和工具权限也越多，数据安全与结果可靠性随之成为企业必须回答的问题。
嵌入式领域的大量设计资料属于企业核心机密，不少研发环境本身采用物理隔离。
针对这一需求，Ross从设计之初就以集成到企业自有IT安全环境为前提，各个部分都不依赖云端部署。文档检索MCP可以部署在完全断网的本地机器上，工具类MCP默认在本地运行并调用本地安装的工具，大模型也可以替换为运行在工作站或企业服务器上的本地模型，这样既能满足数据不出防火墙的要求，也可以避免持续支付云端API和Token费用。
另外，针对AMD托管的服务，更多身份认证控制也在规划之中。
Ross支持完全断网部署，兼顾IT安全策略、受限环境与推理成本控制（图源：AMD）
除了数据安全，智能体输出结果的可靠性也非常重要。
为此，Ross提升可信度的依据来自三个方面，即权威知识库、专家编写的方法Skill，以及工具实际运行的结果。由于回答以AMD技术文档为依据，智能体产生幻觉和编造答案的空间被明显压缩。但AMD同时坦言，AI工作流本身具有一定的非确定性，结果可能随模型、提示词和运行过程而变化，Ross能够提供有依据、可执行、可验证的工程辅助，但每一项具体设置是否正确，仍需通过工程验证和正式评审来确认。
因此，AMD给出的原则是，智能体可以执行任务、进行分析、形成报告，但最终决策与签核必须由工程师承担。随着智能体能力提升，未来可以交给它的工作会逐渐增多，但在现阶段，这条边界不会改变。
AMD在产品说明中同样划出了数据边界，Ross在已配置的用户权限和受支持的工具环境内运行，除非获得授权，客户不应提交机密数据、个人数据或受监管数据。对于一个要嵌入设计流程的工具而言，这样的边界说明比单纯强调准确率更有参考价值。
06 给第三方工具“开门”
把视野从单个企业放大到整个行业，由于Ross遵循了业界标准的MCP和Skill方式，可以扩展到第三方EDA工具、仿真工具以及客户自研的内部工具，接入方式包括通过MCP连接工具，以及通过Skill调用既有的命令或脚本。
用户可以通过编排流程，使用AMD工具生成设计，再调用第三方仿真器进行仿真，最后由内部检查工具评估结果。
目前发布的RTL仿真Skill，已经同时覆盖AMD自有的XSIM以及Vivado适配的第三方仿真器（具体第三方产品的官方支持范围、版本和推出时间，以AMD后续公告为准。）
从早期用户的反馈来看，Ross的早期访问计划已有超过800位客户参与，主要围绕Vivado设计套件展开。在34份使用后调研反馈中，评价最高的功能包括分析综合、实现与时序结果，检索AMD官方技术文档，自动化重复的Vivado操作，搭建工程或配置IP，以及在运行失败后给出下一步建议，这与“改版”中最耗时的几个环节高度重合。
iWave Global也在反馈中提到，Ross帮助其更高效地发现和排查问题，减少了调试和上电启动阶段所需的时间与精力。
早期访问计划已有超过800位客户参与，用户最看重的是综合、实现与时序结果分析等能力（图源：AMD）
在功能推出节奏上，Ross目前已支持基于AMD知识库的RAG、Vivado设计套件，以及用于算法实现的Vitis HLS，相关Skill与MCP集成通过GitHub仓库发布。
据悉，AMD第四季度也将陆续加入Power Design Manager功耗估算、ChipScope调试和Vitis AI推理工具的支持，目前Ross保持按月发布新版本的节奏，持续增加工具与工作流能力。
Ross分阶段上线：知识库、Vivado与Vitis HLS现已可用，功耗、调试与AI推理工具第四季度接入（图源：AMD）
