人工智能
核心要点：
光子技术将Chiplet设计从布局问题转变为多物理场协同设计问题，因为热、机械、电磁和光学效应之间存在双向相互作用。
光学Chiplet与计算芯片的距离越近，带宽和功耗表现越好，但管理热量、应力、对准和可靠性的难度也随之增大。
芯片架构师应首先从流量模式、系统架构和可验证的接口规范出发，再决定光学器件的部署位置。
光学Chiplet提供了突破铜互连在带宽、功耗和传输距离方面限制的新思路，但将光子技术引入先进封装远比简单替换一种信号传输介质复杂得多。
随着光学器件越来越靠近硅芯片，它们将成为一个紧密耦合物理系统的组成部分，热效应、应力、电磁效应、对准精度和验证机制相互交织。因此，光子技术不再只是器件层面的选择，而是涵盖裸片、封装、互连与系统架构的全局性问题。
目前，半导体企业正将光子集成电路（PIC）与高性能处理器、交换机及存储裸片集成到同一封装中，以共封装光学（CPO）方式取代传统铜互连。与此同时，商业落地正在提速，超大规模数据中心运营商和主要硬件开发商已将光学Chiplet架构纳入AI数据中心的初期量产与部署阶段。大量专项专利和活跃原型验证了光学引擎正从研究概念走向产品就绪。
为加速产业化落地，台积电推出了紧凑型通用光子引擎（COUPE）——一套面向光学Chiplet量产的开放基础设施。台积电并未将电子集成电路（EIC）与PIC并排放置在基板上，而是采用垂直堆叠方式：电子控制芯片直接叠置于光学Chiplet之上，通过铜对铜混合键合取代传统焊球连接。台积电表示，垂直堆叠缩短了信号传输路径，将电寄生阻抗降至接近零，数据传输功耗降低高达85%，并为高密度AI集群优化了服务器空间。
现在的问题不再是光子技术是否适合进入Chiplet系统，而是应该放在哪里、距离逻辑芯片多近，以及封装中有多少部分需要围绕它进行协同设计。光学器件离处理单元越近，信号传输的延迟和能耗就越低；但同时也会使光学信号暴露于热漂移、机械应力、电磁耦合和验证盲区之中，这些问题无法仅靠单颗Chiplet层面的优化来解决。
Cadence杰出工程师、Virtuoso平台架构师Gilles Lamant指出："芯片架构师不能把它当作一个独立的Chiplet来看待。随着混合键合的普及，情况变得更加复杂。混合键合缩短了电子芯片与光子芯片之间的距离，两者之间几乎没有任何隔离层。因此，光子Chiplet在这一新系统中既是'施害者'又是'受害者'，涉及大量热学问题。原本interposer充当隔热层，焊球也提供一定的机械缓冲，但这些都没有了。现在你无法从热学角度单独看待这两颗芯片——这种相互作用是双向的，而很多人忽视了这一点。光子芯片会产生大量热量，热量会加速电子元件老化，从这个意义上说，光子芯片会对电子芯片产生'攻击性'影响。两者边界处还会产生应力。光子器件对温度通常非常敏感，设计师往往通过热调谐来调整波导特性，但这也意味着光子侧的任何温度波动都会带来问题。这确实是双向耦合，这就是为什么必须将两者协同设计。"
除台积电外，英特尔代工、GlobalFoundries、意法半导体和Tower Semiconductor目前也在生产光子芯片。Lamant提到，在欧洲，意法半导体正在推进混合键合策略，将EIC叠置于PIC之上。
Lamant表示："最棘手的问题往往出现在系统层面，并非不可解决，只是数据量庞大，处理起来相当复杂。"
光子Chiplet已开始与传统硅Chiplet并行出货。Axiomise首席执行官Ashish Darbari表示："这是一种异构集成方案——计算裸片、用于SerDes/驱动/控制的EIC，以及用于调制与探测的PIC，与标准互连协同封装。Ayar Labs的TeraPHY提供符合UCIe规范的电气接口，具备8 Tbps的双向光学带宽。Alchip与Ayar Labs在台积电COUPE平台上的演示方案，在标准UCIe接口背后为每颗加速器实现了高达100 Tb/s的带宽。拥有逾120家成员的UCIe联盟已将光学互连列为核心垂直领域。"
由此衍生出一个附带特殊挑战的Chiplet规范扩展问题。Darbari解释道："一个裸片边界现在成了物理域转换节点。数字侧是可处理的——我们可以对Chiplet协议进行形式验证，UCIe适配器正是形式方法穷举证明无死锁、无协议违规的典型场景。而其背后的光学侧目前尚无可比拟的验证规范。这种不对称性——在形式验证的电气合约外包裹着规范不足的光学子系统——应当引起系统架构师的警觉。"
那么，光子芯片究竟如何与传统硅芯片并存于Chiplet系统中？Siemens EDA Calibre nmDRC应用产品管理总监John Ferguson解释说，从一般原则看，光子芯片可以像3D-IC封装中的其他芯片一样进行放置，"但需要仔细考虑如何实现光电信号的相互转换，并且可能需要更精心地规划光子芯片的布局，以避免因热应力和机械应力导致的信号失真。"
Arteris战略营销副总裁Guillaume Boillet认为，光子Chiplet最直观的理解方式是：它是封装中另一颗裸片，只是用光而非电子进行通信。只要另一侧的裸片到裸片控制器支持互联网络已有的协议，这条链路对片上网络而言基本上是透明的。"对于Chiplet架构师来说，真正有意义的转变发生在光学技术用于跨越电气信号力所不及的更长距离时——这延伸了系统的有效范围，推动多裸片设计走向更大、更分布式的拓扑结构。更长远来看，片上光学互连是一项值得关注的新兴技术，因为它将要求整个行业的片上网络架构能够与之原生对接，而不损害系统其他部分所依赖的延迟性能。"
在2.5D架构中，计算、存储、电子接口和光子Chiplet并排放置在硅中间层、有机基板或先进重布线层上。光子物理学家、研究员，同时也是ChipAgents董事会成员与顾问John Bowers指出："这是更为成熟、风险较低的方案，因为它复用了标准interposer/RDL工艺，同时允许光子Chiplet与不同的计算裸片搭配使用。但EIC到PIC的电气走线长度会带来寄生电容和电感，限制了调制器的驱动速率。在3D实现方案中，电子接口裸片可通过微凸块、铜对铜混合键合或其他细间距互连技术，直接键合在光子裸片的上方或下方。这将驱动电路与调制器/光探测器之间的电气链路从毫米级缩短至微米级，从而支持更高波特率、更低驱动电压和更低每比特功耗。这也是大多数共封装光学路线图（英特尔、台积电COUPE、Ayar Labs、博通）的发展方向。"
这一趋势脱胎于第一代光子技术——光学器件以可插拔模块形式存在。
Synopsys产品管理高级总监Priyank Shukla表示："那个阶段的光电转换发生在可插拔模块中。从侧视图看，主机芯片或交换机产生的电信号经由PCB传输至可插拔模块。这是目前部署中常见的形态。不过，也可以通过另一种方式实现可插拔性——不需要对电气IC做重新定时，由电信号直接驱动光学器件，这种线性光学驱动方式可以节省功耗，因为省去了额外的定时延迟。因此从外形来看，这些仍属可插拔设备，电气芯片和光学芯片相距较远。"
当前正在发生的是近封装光学（NPO）和共封装光学（CPO）两个阶段的集成演进。Shukla解释道："在近封装光学中，光学组件焊接在电路板上，电气域信号经过电路板传输至光学器件。激光源可能仍在可插拔模块中，调制器靠近主板，驱动器则位于近封装光学部分。这是我们目前看到的第二阶段集成形态。此外，已有部分部署集群倾向于采用近封装光学方案。其优点是可维护性更强，但也面临热漂移等设计挑战。另一部分工程师则在考量共封装光学方案，其中激光源仍保留在外部小型可插拔模块中，其他组件则协同集成。而在共封装光学内部，又存在多种技术路线——电气与光学如何集成？是边缘放置还是叠置？一对一还是多对一？"
Baya Systems产品副总裁Kent Orthner补充道，光子裸片成为封装中另一颗Chiplet，但具有明显的独特性。"计算裸片和存储裸片负责处理数据，而光学Chiplet主要是一个I/O元件，核心任务是在封装边界上实现巨大带宽的进出。它通过UCIe、BoW等标准裸片到裸片接口连接，在片上网络看来，它就像一个需要持续被'喂数据'的超高带宽端点。随着行业开始将光学器件集成进计算硅芯片，这一本质基本不变——光学器件在系统中扮演的角色始终是带宽饥渴型端点，而如何持续满足其带宽需求才是真正的挑战。"
最终，这种异构性应当对上层架构透明。Orthner表示："无论端点是计算裸片、存储裸片还是光学I/O砖块，互联网络必须将其视为一等公民来传输数据。模块化、可拼接的互联网络让架构师能够在系统需要的地方灵活部署光学接入点，而无需让整个设计围绕它们来构建。"
热学挑战
光子芯片的热学问题使Chiplet设计难度进一步增加。Orthner表示："器件级热学行为——尤其是硅光子器件（如环形调制器）中谐振会随温度漂移、需要主动调谐的特性——更多属于光子和封装团队的工作范畴，而非设计团队的职责。但这为设计侧带来了系统性张力：光学控制硅芯片（如调制电路）希望处于温度低、热稳定的环境中，而封装中热量最集中的地方往往正是紧邻的计算逻辑。热效应将互连布局转变为协同优化问题——高活跃度的开关动作产生热量，而你不希望这些热量集中在热敏感硅器件旁边。软件定义互联网络在这里很有帮助，因为你可以对网络热点的分布进行建模，并在硅片流片之前的早期阶段探索布局权衡，而不是到平面规划阶段才发现热冲突。我们不负责调谐光学器件，但可以让热效应在架构探索阶段成为一等设计变量。"
面对这些挑战，是否意味着光学芯片可能不适合纳入Chiplet系统？并非如此。Keysight EDA高级副总裁Niels Faché表示："即使在纯电子电路中，热效应往往也是系统的限制因素，这正是我们看到玻璃基板等新封装技术涌现的原因。如果系统不能超过85摄氏度，功率放大器的输出功率就非常有限，单靠自然对流无法解决问题。采用液冷散热可以将这一极限提升一个数量级，从而消除热效应对系统的制约。光电混合系统同理——热管理至关重要，因为数据速率极高、集成密度极大，热效应成为系统的瓶颈。你不仅要对它建模，还必须开发相应的封装技术，以足够高效地散热来支撑这些系统所需的功率水平。"
ChipAgents的Bowers从多个维度解释了光子芯片热问题对Chiplet设计的复杂化影响："硅的折射率随温度变化。因此，温度变化会改变光学相位，使谐振器件的中心波长发生偏移。一个光子电路在电气连接完好、功能完全正常的情况下，仍可能因谐振不再与激光波长对准而丧失光学性能。"
在EIC直接键合在PIC上的垂直堆叠结构中，耗散数瓦热量的驱动/SerDes电路距离环形谐振器仅有微米之遥，而后者必须在精确的工作温度点附近保持稳定。Bowers说："这与热学设计的理想状态恰恰相反，尽管从电气角度（短链路、低寄生参数）来看，这正是你想要的。"
激光器又引入了新的热学复杂性。"激光器的效率、输出功率、波长和寿命都依赖于温度。将激光器置于高功率处理器旁边，会增加散热需求，并在激光波长与光子滤波器对准之间产生反馈耦合。温度变化还会导致封装材料以不同速率膨胀——硅、有机基板、玻璃、底填料、铜、胶粘剂、光纤和III-V族材料的热膨胀系数各不相同，"Bowers指出。"液冷可能产生陡峭的温度梯度，或将冷却硬件置于敏感光学接口附近。散热方案必须在不对光子裸片或光纤组件施加过度机械载荷的同时，有效带走处理器和激光源的热量。光纤耦合和光学连接器耦合取决于与光子波导的对准精度，通常具有温度依赖性，而整个工作状态范围内的耦合效率必须保持高水平。因此，热设计必须涵盖完整系统——裸片堆叠、中间层、基板、盖板、热界面材料、冷板、光学连接器、光纤走线，以及气冷或液冷环境。"
Siemens的Ferguson指出，热量对光学信号的影响可能比对传统电信号更大。"但这不一定是坏事，因为热效应也可以被用于产生所需的信号行为。光子芯片中通常集成了加热器和传感器：传感器检测温度是否会导致不期望的信号失真，如有需要，则向加热器反馈调节。"
Axiomise的Darbari对此表示认同："在电子堆叠中，热量是性能和可靠性问题。而在光子Chiplet中，热量是功能正确性问题——硅微环谐振器的漂移约为70至80 pm/℃。《Advanced Photonics Nexus》近期的综述指出，WDM阵列中微小的温度波动足以引发漂移和串扰，因此主动热控制已成为标准做法。最大的热源通常是相邻的计算ASIC，而非光子裸片本身，因此CPO架构需要热隔离、主动稳定机制，有时还需要封装级微型冷却器。"
由此引出三项核心结论——热、电磁和机械域必须协同仿真，因为系统响应是双向的。Darbari表示："Chiplet布局成为功能规格的参数，散热方案的选择上升至架构定义层面。对于验证，我们可以将正确性视为假设-保证合约：封装保证温度包络，调谐环路保证在此范围内锁定。EIC中的补偿逻辑是数字电路，属于安全关键逻辑，今天完全可以用形式化工具进行验证——事实上也应该这样做，因为调谐伺服系统中的边角案例缺陷在现场看起来与物理失效无异。"
热学和验证约束共同塑造了下一个架构问题：光学器件相对于电子计算、存储和控制逻辑，应该在物理上放置在哪里。
系统中的光学芯片
数据速率正在驱动对光子技术的需求。行业正向太赫兹频率迈进，电气连接已无法满足这一需求，推动了向光学的转变。Keysight的Faché指出："这正是光子技术成为数据中心和AI基础设施关键使能技术的原因。我们仍将在电子集成电路中用电信号处理大量信号，但当涉及系统间通信时，就需要从电转为光——光学传输具有更低的功耗、更少的热量，当然还有更高的数据速率和所需的整体带宽，因此它是一项使能技术，这也是超大规模数据中心运营商和整个生态系统如此重视它的原因。"
然而，由于光学波导无法受益于特征尺寸缩小，光学芯片往往面积较大。因此，在许多情况下，设计师会将其放置在堆叠的较低层。Siemens的Ferguson表示："除加热器和传感器外，鉴于器件间距离的存在，逻辑器件通常可以在不显著影响光学行为的情况下插入。这些逻辑器件可以转换信号，甚至充当中间层，将信号从基板传递至上层Chiplet。对于上层Chiplet的布局需要仔细考量，因为机械应力同样会显著影响光学行为。"
在近期，光学器件将处于封装的边缘。Orthner表示："共封装光学取代可插拔模块，用于规模扩展和横向互连，而电气互连继续承担计算和短距离传输任务。随着时间推移，这一边界将向内移动——光学器件逐渐靠近计算核心，原本的电气链路逐步光学化。最终目标是解耦，让光学互连使一个机架乃至多个机架表现得像一个超大型系统，实现存储池化和更大范围的相干或半相干域。贯穿这一演进的不变量是互联网络：一个跳转可能是片内电气连接、裸片间电气连接，或离封装的光学连接，但系统始终需要呈现统一的连贯视图。光学互连不是替代互联网络，而是延伸其覆盖范围。最终胜出的互联网络，将是那些从一开始就设计为能从单颗裸片无缝扩展至跨多颗裸片的方案——因为这正是光学互连所推动的转变。"
黄仁勋在2026年台北国际电脑展上精辟地总结道："必须用光纤的地方用光纤，能用铜线的地方用铜线。"这一模式是基于距离的共存，而非替代。
Darbari表示："英伟达的Rubin平台仍在机架内NVLink上使用铜互连；共封装光学NVLink预计将随Feynman平台在2028年前后到来。封装内部的短距传输将长期保持电气方式。封装间和机架规模的传输，才是光学真正发力的地方，而机架间互连始终是光学的天下。真正的新变化在于：这不再是硅片设计完成之后才做的网络决策。光学器件与ASIC的距离远近，现在已成为功耗和延迟的主导杠杆，因此计算裸片、封装和互连必须从一开始就协同设计。这一协同设计中的每一个边界，都是一份需要精确到可验证程度的合约。"
光学架构的设计起点
对于希望将光学纳入项目的芯片架构师而言，以下是几个值得参考的出发点。
Darbari建议从流量模式出发，而非从技术出发："如果你的瓶颈在封装传输距离，可以考虑CPO或NPO Chiplet；机架间互连本就是光学原生的领域。将互连视为标准化决策——基于UCIe电-光边界进行架构设计，可以让你将光子引擎作为经过认证的Chiplet IP采购，而不必自建光学专业能力。同时，将验证和热效应的工作量纳入架构工作，而非留到签核阶段——像对待任何协议合约一样，严格规范电-光边界：光学引擎在什么热条件下保证什么性能、误差容限是多少。在我们的Chiplet接口形式化验证工作中，最棘手的缺陷往往潜伏在两个团队各自认为对方已经规定了行为的边界处。跨越公司边界的电-光边界，这种风险是平方级的。与此同时，先验证当下可验证的部分——EIC控制逻辑、UCIe接口和调谐状态机都是数字电路，今天就可以用形式化工具来证明。不要等到光子验证达到数字级别的成熟度再行动，而是尽早介入，在工具成熟之前就以形式化验证的规范标准来约束供应商需求。"
Orthner则建议从系统层面而非器件层面出发："首先对数据流建模——带宽、延迟和能耗预算——并识别哪些链路确实需要离开封装，这些就是光学的候选场景。然后对流量分类：哪些是缓存一致性强、对顺序敏感的，哪些是批量流式传输？只有在此之后，才有意义去考虑具体的光子器件。从第一天起就把互连当作一等设计对象，让它告诉你光学在哪里真正有价值。不要从'光学放哪里'开始问，而是先绘制数据实际流动的路径，再从端到端优化吞吐量，让互联网络能够以线速喂饱光学链路，而不是饿着它。软件驱动的探索可以在数小时内让你尝试各种权衡——端口数量、拓扑结构、光学I/O的接入位置。并在确定平面规划之前，确保互连的正确性是有保障的。"
对于Bowers而言，硅光子技术有望被用于每一颗高容量交换芯片、每一颗高速GPU、TPU或处理器，以及高带宽存储，这一前景令人振奋。"在接触PIC设计之前，先明确为何需要光学：是封装边缘的带宽密度（裸片间规模扩展），是超越电路板的传输距离（机架规模），还是特定数据速率下的功耗效率？答案决定了你在为哪一层级构建方案，而这些是截然不同的设计问题，涉及不同的合作伙伴和时间周期。"
Q&A
Q1：共封装光学（CPO）和近封装光学（NPO）有什么区别？
A：近封装光学（NPO）是将光学组件焊接在电路板上，电气信号经电路板驱动光学器件，激光源可能仍在可插拔模块中，优点是可维护性更强，但面临热漂移等挑战。共封装光学（CPO）则将光学器件与计算芯片集成在同一封装内，除激光源仍可能在外部模块外，其他组件高度集成，可大幅降低功耗和延迟，但设计复杂度更高。两者代表了光学集成的不同演进阶段，目前业界同时存在两种部署路线。
Q2：台积电COUPE平台是什么？它解决了什么问题？
A：COUPE（紧凑型通用光子引擎）是台积电推出的面向光学Chiplet量产的开放基础设施。它的核心创新是将电子控制芯片（EIC）垂直叠置于光子集成电路（PIC）之上，通过铜对铜混合键合替代传统焊球连接。这种垂直堆叠方式缩短了信号传输路径，将电寄生阻抗降至接近零，数据传输功耗降低高达85%，同时优化了高密度AI集群的服务器空间。Alchip与Ayar Labs基于该平台的演示已实现每颗加速器高达100 Tb/s的带宽。
Q3：光子Chiplet的热管理为何特别困难？
A：光子Chiplet的热管理难度远超传统电子芯片，因为热效应在光子系统中直接影响功能正确性。硅环形调制器等谐振器件的中心波长会随温度漂移（约70至80 pm/℃），导致光学性能下降甚至失效。在EIC直接键合于PIC的垂直堆叠结构中，产生大量热量的驱动电路距离热敏谐振器仅有微米之遥，造成严重热冲突。此外，不同材料（硅、玻璃、铜、光纤等）热膨胀系数各异，还会带来机械应力问题。因此，CPO架构需要热隔离、主动热稳定机制，有时还需要封装级微型冷却器。
