HBM层数增加引发的挑战持续累积
DRAM正承受巨大压力，其影响已波及整个芯片行业。
面对大型系统厂商对内存读写速度日益迫切的需求，美光、三星和SK海力士三大DRAM厂商正在应对越来越复杂的权衡取舍。目前最优解是在一个HBM模块（即"立方体"堆叠结构）中堆叠更多层，但每增加一层都会带来新的挑战，其中部分问题至今尚未解决。
增加层数需要对堆叠中的存储芯片进行减薄处理，以保持在HBM封装高度限制范围之内。然而，DRAM芯片减薄已逼近极限——有时是字面意义上的"断裂"。减薄后的芯片在制造和封装过程中更难处理；堆叠越高，功率密度越大，热量传导路径也越长。更薄的芯片还更容易发生翘曲，导致晶圆处理、凸点对准和芯片键合愈发困难。
雪上加霜的是，随着数据量——尤其是AI数据中心的数据量——爆炸式增长，业界对带宽的需求持续攀升。硅通孔（TSV）是3D集成电路模块的主要数据通道，也是支撑HBM超宽并行接口的关键所在。TSV数量越多，带宽越大，对提升HBM模块性能至关重要。然而，TSV同样占据芯片面积，限制了每层可实际存储的数据量。而HBM模块在Z轴方向上的垂直增长，不仅使封装难度加大，还令堆叠底部逻辑芯片的散热愈发困难。
上述问题叠加在一起，对良率产生了显著影响，进而波及DRAM供应。业内人士指出，HBM堆叠中的DRAM芯片层数越多，出错环节就越多。除了更多的TSV和更薄的芯片之外，底部填充材料中的空洞，以及对准偏差或工艺波动引发的结构缺陷，任何一个问题都可能导致整个芯片堆报废，变成一堆昂贵的废品。尽管HBM在本质上仍沿用与普通DRAM相同的标准化存储单元技术，但每比特数据消耗的硅片面积和晶圆产能，远超传统DRAM。
在Hot Chips 2026大会的主题演讲中，Objective Analysis总监吉姆·汉迪（Jim Handy）总结了DRAM短缺的三大原因：AI爆发式需求与史无前例的资本支出，推动了对超高速DRAM的需求；HBM比其他类型DRAM需要消耗更多晶圆，导致供应紧张；以及制造产能严重不足，难以跟上旺盛需求。
"AI投入不断加大，而要获得理想的带宽就必须有HBM，因为所有人都希望处理器芯片上有一块无限大的缓存，"汉迪说，"这不现实，所以大家退而求其次，想要超大SRAM，但那成本太高。于是就用HBM。HBM的总线极宽，因此带宽很高，延迟也与标准DRAM大体相当。"
然而，带宽的提升是以面积为代价的。"这些芯片通过数以万计的TSV相互连接，"三星存储事业部设计团队成员韩尚旭（Sangwook Han）表示，"虽然每一代产品的最大容量都成功提升，但核心驱动力仍然是带宽，因为带宽基本上每代翻一番。要实现更高带宽，我们面临两大瓶颈——芯片间的TSV和底层芯片中的PHY I/O接口。TSV扩展相对直接，提升TSV速度难度较大且存在风险，所以我们一直在增加TSV数量。这样做的代价是TSV阵列占据大量硅片面积，迫使我们不断缩小TSV间距。相比之下，PHY I/O的扩展要复杂得多。"
TSV所占用的面积影响相当可观。"如果换算成每片晶圆能得到多少GB，HBM只有DDR（标准DRAM）的三分之一，"汉迪说，"这意味着HBM对晶圆的需求量极为庞大，而由于HBM与其他DRAM共用同一套生产工艺线，最终导致全线DRAM出现短缺。"
HBM与其他类型DRAM的本质区别在于：TSV和外围电路占用了原本用于存储单元的硅片面积。
"差异在于围绕存储单元所设计的技术、封装和架构，这些决定了能否实现更高带宽，"美光HBM设计架构高级工程师拉古·斯瑞拉玛尼（Raghu Sreeramaneni）表示，"关键在于极高的并行度：可并行运行的bank数量大幅增加，数据通道数量也大幅增加，用于连接底层芯片的通道更是如此。HBM3E在每颗DRAM芯片上有128个bank，HBM4则增至256个。所有DRAM芯片连接到底层芯片，形成与GPU或XPU的接口。系统中实际上存在两个PHY：底层芯片通过微凸点和中介层与XPU通信的PHY，以及连接所有DRAM与底层芯片的TSV PHY。"
让DRAM厂商措手不及的是，过去DRAM市场增速较为温和，单纯依靠提升每片晶圆的GB数量即可跟上需求增长。"尽管摩尔定律放缓的话题不断，每片晶圆的GB数量提升幅度仍足以满足需求，"汉迪说，"因此各厂商都没有扩建产能，十多年来没有新增一座晶圆厂，而现在却不得不大规模建厂。"
这一局面没有捷径可解。在产能方面，新建一座DRAM晶圆厂至少需要数年时间，具体周期因地区而异，受电力和水资源供应、环保法规以及建厂劳动力储备等多重因素影响。当前的在建产能能否足以满足需求、使DRAM价格回归正轨，目前仍无定论。多数业界专家认为，内存需求的增速正在超越计算需求的增速。
"计算性能大约每两年提升3倍，"斯瑞拉玛尼表示，"HBM虽然解决了大量带宽问题、实现了带宽大幅扩展，但增速仍落后于计算，大约每两年提升2倍。因此，内存墙问题依然存在，甚至可能在进一步恶化。"
加剧的复杂因素
向HBM堆叠中继续增加芯片层数，只会使情况愈加复杂。SK海力士在研发16层HBM的过程中，暴露出了一系列关键制造难题。
"目前有讨论将整体堆叠厚度从720微米增加到775微米，"SK海力士美国公司封装工程副总裁李在植（Jaesik Lee）在Hot Chips 2026的主题演讲中表示，"这有助于争取更多工艺余量，但与12层高度相比，我们仍需将厚度减少10%，同时将间隙高度减少50%，还需缩小凸点间距。这些举措带来了新的挑战：芯片侧壁间距变窄，功率密度和带宽同步提升，尤其在封装端形成了严峻的散热挑战——层数增多意味着氧化层数量也随之增加。"
热量在HBM模块中的传导也日益成为难题。"想象一下HBM堆叠结构：热量从顶部散出，而底层芯片通常是温度最高的部分，因为它执行的任务最为复杂，高速互连集中于此，产热量极大。散热器和冷却系统却在最顶端。整个堆叠存在热阻，而DRAM本身不耐高温——一旦过热，DRAM的刷新操作就会影响可靠性，"斯瑞拉玛尼说，"如何解决散热问题极为关键，如今我们实际上是围绕散热来做架构设计，而不是反过来。"
未来的变化方向
"我们可以持续推进HBM堆叠和存储方案的研发，以实现更高带宽，但数据终究需要在HBM与处理器之间往来传输，"美光的斯瑞拉玛尼表示，"从工艺技术、电路创新到中介层技术，各环节之间高度相互依存。我们确实需要在高速I/O设计上寻求全新突破。我们正在研究更面向内存优化的SerDes PHY，而非沿用原生内存接口。光互连技术最终也将进入这一领域。从封装形态来看，中介层本身也在快速演进——无论是支持更大系统级封装（SiP）、集成更多GPU和HBM、采用新型材料，还是提升通道带宽以支持更高速率，围绕高速链路的创新正在全面推进。"
键合技术同样将持续演进。"目前大多数HBM方案采用热压键合或微凸点方案，"斯瑞拉玛尼说，"未来将逐步过渡到熔融键合和混合键合，这类技术可支持个位数微米级的超精细间距，封装内数据传输能力大幅提升，对散热同样有利——由于堆叠中各芯片间的介电层更少，热阻也得以降低。"
随着AI应用持续普及，从AI数据中心到嵌入边缘设备的AI，这些进步将不可或缺。AI大幅增加了需要处理的数据量，随着合成数据的不断生成和积累，数据规模还将进一步扩大。解决之道很可能是更分散的数据处理架构，包括边缘端的内存内和传感器内处理，以及减少从边缘向AI数据中心传输数据，以支撑生成式AI与智能体AI的运行。
结语
HBM扩展已从存储密度问题演变为系统级挑战。随着堆叠层数的增加，带宽需求将持续增长，进而引发芯片厚度、散热管理和封装复杂度等一系列挑战，良率降低几乎在所难免。
未来的解决方案将依托新技术和新思路，并可能从根本上改变数据存储、处理和压缩的方式与场所——尤其是随着边缘AI的推广和采用小型语言模型的分布式推理架构的兴起。前方仍有大量工作要做，而DRAM技术正以数十年来前所未有的关注度，重回行业聚光灯下。
Q&A
Q1：HBM堆叠层数增加会带来哪些具体问题？
A：HBM堆叠层数增加主要面临三类挑战：一是芯片减薄带来的机械强度问题，更薄的芯片更容易在制造和封装过程中破裂、翘曲；二是散热问题，底层芯片产热最多，但散热器在最顶端，层数越多热阻越大；三是良率下降，TSV数量增多、底部填充空洞、对准偏差等任一问题都可能导致整个堆叠报废。
Q2：为什么HBM需求增长会导致普通DRAM也出现短缺？
A：因为HBM与普通DDR DRAM共用同一套晶圆生产工艺线，而HBM每比特数据消耗的晶圆面积约是DDR的三倍。AI需求爆发带动HBM需求激增，大量晶圆产能被HBM占用，导致用于生产普通DRAM的产能随之减少，进而引发全线DRAM供应紧张。
Q3：未来HBM技术会往哪些方向发展？
A：未来HBM技术将在多个方向演进：键合技术上，将从热压键合和微凸点方案逐步转向混合键合，实现更精细间距和更低热阻；互连技术上，将探索面向内存优化的SerDes PHY以及光互连方案；系统架构上，将推动更分散的数据处理模式，包括边缘端内存内处理，减少数据集中传输至AI数据中心的需求。
